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MC100EP446

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 Serial to Parallel Converter, 3.3 V / 5 V, 8-Bit, CMOS / ECL / TTL Data Input

制造商:ON

中文数据手册

产品信息

The MC10/100EP446 is an integrated 8-bit parallel to serial data converter. The device is designed with unique circuit topology to operate for NRZ data rates up to 3.2 Gb/s. The conversion sequence from parallel data into a serial data stream is from bit D0 to D7. The parallel input pins D0-D7 are configurable to be threshold controlled by CMOS, ECL, or TTL level signals. The serial data rate output can be selected at internal clock data rate or twice the internal data rate using the CKSEL pin.
Control pins are provided to reset (SYNC) and disable internal clock circuitry (CKEN). In either CKSEL modes, the internal flip-flops are triggered on the rising edge for CLK and the multiplexers are switched on the falling edge of CLK, therefore, all associated specification limits are referenced to the negative edge of the clock input. Additionally, V
pin is provided for single-ended input condition.
The 100 Series devices contain temperature compensation network.
  • 3.2 Gb/s Typical Data Rate Capability
  • Differential Clock and Serial Inputs
  • V
  • Output for Single-ended Input Applications
  • Asynchronous Data Reset (SYNC)
  • PECL Mode Operating Range: V
  • = 3.0 V to 5.5 V with V
  • = 0 V
  • NECL Mode Operating Range: V
  • = 0 V with V
  • = -3.0 V to -5.5 V
  • Open Input Default State
  • Safety Clamp on Inputs
  • Parallel Interface Can Support PECL, TTL and CMOS
  • Pb-Free Packages are Available

电路图、引脚图和封装图

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型号制造商描述购买
MC100EP446MNGON 立即购买
MC100EP446FAGONMC10/100EP446 是一款集成式 8 位并行至串行数据转换器。该器件采用独特的电路技术,可在高达 3.2 Gb/s 的 NRZ 数据速率下运行。从并行数据到串行数据流的转换顺序是从 D0 到 D7 位。并行输入引脚 D0-D7 可配置为由 CMOS、ECL 或 TTL 电平信号控制的阈值。可使用 CKSEL 引脚,以内部时钟数据速率或内部数据速率的两倍选择串行数据速率输出。提供控制引脚,用于重置 (SYNC) 和禁用内部时钟电路 (CKEN)。在任何一种 CKSEL 模式下,内部触发器在 CLK 的上升沿触发,而多路复用器在 CLK 的下降沿触发,因此,所有相关的规格限制都以时钟输入的负沿为参考。此外,还提供 VBB 引脚,用于单端输入的情况。100 系列器件包含温度补偿网络。 立即购买

技术资料

标题类型大小(KB)下载
AC Characteristics of ECL DevicesPDF896 点击下载
ECL Clock Distribution TechniquesPDF54 点击下载
Interfacing Between LVDS and ECLPDF121 点击下载
Designing with PECL (ECL at +5.0 V)PDF102 点击下载
The ECL Translator GuidePDF142 点击下载
Odd Number Divide By Counters with 50% Outputs and Synchronous ClocksPDF90 点击下载
ECLinPS, ECLinPS Lite, ECLinPS Plus and GigaComm Marking and Ordering Information GuidePDF71 点击下载
Storage and Handling of Drypack Surface Mount DevicePDF49 点击下载

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MC74HC151AMCP1415MC100EP445MC14024B
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MIC2193MCP14E9MCP14628MAT03
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