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MC100LVEP210

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5 Differential, Dual ECL / PECL / HSTL, 2.5 V / 3.3 V

制造商:ON

产品信息

The MC100LVEP210 is a low skew 1-to-5 dual differential driver, designed with clock distribution in mind. The ECL/PECL input signals can be either differential or single ended if the V
output is used. The signal is fanned out to 5 identical differential outputs. HSTL inputs can be used when the EP210 is operating in PECL mode.
The LVEP210 specifically guarantees low output-to-output skew.
Optimal design, layout, and processing minimize skew within a device and from device to device. To ensure the tight skew specification is realized, both sides of the differential output need to be terminated identically into 50 ohms even if only one output is being used. If an output pair is unused, both outputs may be left open (unterminated) without affecting skew.
The MC100LVEP210, as with most other ECL devices, can be operated from a positive V
supply in PECL mode. This allows the LVEP210 to be used for high performance clock distribution in +3.3 V or +2.5 V systems. Single-ended CLK input operation is limited to a V
≤ 3.0 V in PECL mode, or V
≤ -3.0 V in ECL mode.
Designers can take advantage of the LVEP210's performance to distribute low skew clocks across the backplane or the board. In a PECL environment, series or Thevenin line terminations are typically used as they require no additional power supplies. For more information on using PECL, designers should refer to Application Note AN1406/D.
  • 85 ps Typical Device-to-Device Skew
  • 20 ps Typical Output-to-Output Skew
  • V
  • Output
  • Jitter Less than 1 ps RMS
  • 350 ps Typical Propagation Delay
  • Maximum Frequency >3 Ghz
  • The 100 Series Contains Temperature Compensation
  • PECL and HSTL Mode Operating Range: V
  • = 2.375 V to 3.8 V with V
  • = 0 V
  • NECL Mode Operating Range: V
  • = 0 V with V
  • = -2.375 V to -3.8 V
  • Open Input Default State
  • LVDS Input Compatible

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型号制造商描述购买
MC100LVEP210MNRGON 立即购买
MC100LVEP210FARGONMC100LVEP210 是一款低歪曲率 1:5 双路差分驱动器,在设计时考虑到了时钟分配。如使用 VBB 输出,ECL/PECL 输入信号可以是差分或单端信号。信号被扇出到 5 个相同的差分输出。当 EP210 在 PECL 模式下运行时,可以使用 HSTL 输入。LVEP210 可特别保证低输出对输出歪曲率。优化的设计、布局和处理可最大程度降低器件内和器件之间的歪曲率。为了确保达到严格的歪曲率规范,即使只使用一个输出,差分输出的两端也需要同样端接到 50Ω。如果未使用输出对,则两个输出都可以保持开路状态(未端接),而不影响歪曲率。与大多数其他 ECL 器件一样,MC100LVEP210 可在 PECL 模式下由正向 VCC 电源供电。因此,在 +3.3 V 或 +2.5 V 系统中使用 LVEP210,可实现高性能的时钟分配。单端 CLK 输入运行限于 PECL 模式下 VCC ≤ 3.0 V,或 NECL 模式下 VEE ≤ -3.0 V。设计人员可利用 LVEP210 的性能在背板或主板上分配低歪曲率时钟。在 PECL 环境中,通常使用串行或戴维宁线路终端,因为它们无需额外的电源。有关使用 PECL 的更多信息,设计人员应参考应用注释 AN1406/D。 立即购买
MC100LVEP210FAGONMC100LVEP210 是一款低歪曲率 1:5 双路差分驱动器,在设计时考虑到了时钟分配。如使用 VBB 输出,ECL/PECL 输入信号可以是差分或单端信号。信号被扇出到 5 个相同的差分输出。当 EP210 在 PECL 模式下运行时,可以使用 HSTL 输入。LVEP210 可特别保证低输出对输出歪曲率。优化的设计、布局和处理可最大程度降低器件内和器件之间的歪曲率。为了确保达到严格的歪曲率规范,即使只使用一个输出,差分输出的两端也需要同样端接到 50Ω。如果未使用输出对,则两个输出都可以保持开路状态(未端接),而不影响歪曲率。与大多数其他 ECL 器件一样,MC100LVEP210 可在 PECL 模式下由正向 VCC 电源供电。因此,在 +3.3 V 或 +2.5 V 系统中使用 LVEP210,可实现高性能的时钟分配。单端 CLK 输入运行限于 PECL 模式下 VCC ≤ 3.0 V,或 NECL 模式下 VEE ≤ -3.0 V。设计人员可利用 LVEP210 的性能在背板或主板上分配低歪曲率时钟。在 PECL 环境中,通常使用串行或戴维宁线路终端,因为它们无需额外的电源。有关使用 PECL 的更多信息,设计人员应参考应用注释 AN1406/D。 立即购买

技术资料

标题类型大小(KB)下载
AC Characteristics of ECL DevicesPDF896 点击下载
ECL Clock Distribution TechniquesPDF54 点击下载
Interfacing Between LVDS and ECLPDF121 点击下载
Designing with PECL (ECL at +5.0 V)PDF102 点击下载
The ECL Translator GuidePDF142 点击下载
Odd Number Divide By Counters with 50% Outputs and Synchronous ClocksPDF90 点击下载
ECLinPS, ECLinPS Lite, ECLinPS Plus and GigaComm Marking and Ordering Information GuidePDF71 点击下载
Storage and Handling of Drypack Surface Mount DevicePDF49 点击下载

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