MC100EP32

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3.3 V / 5.0 V ECL ÷·2 Divider

制造商：ON

中文数据手册

产品信息

The MC10/100EP32 is an integrated divide by 2 divider with differential CLK inputs.
The V
pin, an internally generated voltage supply, is available to this device only. For single-ended input conditions, the unused differential input is connected to V
as a switching reference voltage. V
may also rebias AC coupled inputs. When used, decouple V
and V
via a 0.01μF capacitor and limit current sourcing or sinking to 0.5mA. When not used, V
should be left open.
The reset pin is asynchronous and is asserted on the rising edge. Upon power-up, the internal flip-flops will attain a random state; the reset allows for the synchronization of multiple EP32's in a system.
The 100 Series contains temperature compensation.

350ps Typical Propagation Delay
Maximum Frequency > 4 GHz Typical
PECL Mode Operating Range: V
= 3.0 V to 5.5 V
with V
= 0 V
NECL Mode Operating Range: V
= 0 V
with V
= –3.0 V to –5.5 V
Open Input Default State
Safety Clamp on Inputs
Q Output will default LOW with inputs open or at V
Pb-Free Packages are Available

电路图、引脚图和封装图

MC100EP32电路图

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型号	制造商	描述	购买
MC100EP32MNR4G	ON	IC DIVIDER BY4 ECL CLK IN 8-DFN	立即购买
MC100EP32DTR2G	ON	IC DIVIDER BY2 ECL CLK IN 8TSSOP	立即购买
MC100EP32DR2G	ON	IC DIVIDER BY2 ECL CLK IN 8-SOIC	立即购买
MC100EP32DTG	ON	IC DIVIDER DIV X2 ECL CLK 8TSSOP	立即购买
MC100EP32DG	ON	IC DIVIDER DIV X2 ECL CLK 8SOIC	立即购买

技术资料

标题	类型	大小（KB）	下载
AC Characteristics of ECL Devices	PDF	896	点击下载
ECL Clock Distribution Techniques	PDF	54	点击下载
Interfacing Between LVDS and ECL	PDF	121	点击下载
Designing with PECL (ECL at +5.0 V)	PDF	102	点击下载
The ECL Translator Guide	PDF	142	点击下载
Odd Number Divide By Counters with 50% Outputs and Synchronous Clocks	PDF	90	点击下载
ECLinPS, ECLinPS Lite, ECLinPS Plus and GigaComm Marking and Ordering Information Guide	PDF	71	点击下载
Storage and Handling of Drypack Surface Mount Device	PDF	49	点击下载

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