MC100EP142

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ECL 9-Bit Shift Register

制造商：ON

中文数据手册

产品信息

The MC10EP/100EP142 is a 9-bit shift register, designed with byte-parity applications in mind. The E142 performs serial/parallel in andserial/parallel out, shifting in one direction. The nine inputs D0 - D8 accept parallel input data, while S-IN accepts serial input data. The Qn outputs do not need to be terminated for the shift operation to function. To minimize noise and power, any Q output not used should be left unterminated.
The SEL (Select) input pin is used to switch between the two modes of operation - SHIFT and LOAD. The shift direction is from bit 0 to bit 8. Input data is accepted by the registers a set-up time before the positive going edge of CLK0 or CLK1; shifting is also accomplished on the positive clock edge. A HIGH on the Master Reset pin (MR) asynchronously resets all the resisters to zero.
The 100 Series contains temperature compensation.

> 3 GHz Minimum Shift Frequency
9-Bit for Byte-Parity Applications
Asynchronous Master Reset
Dual Clocks
PECL Mode Operating Range: V
= 3.0 V to 5.5 V with V
= 0 V
NECL Mode Operating Range: V
= 0 V with V
= –3.0 V to –5.5 V
Open Input Default State
Safety Clamp on Inputs

电路图、引脚图和封装图

MC100EP142电路图

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型号	制造商	描述	购买
MC100EP142MNG	ON	IC SHIFT REGISTER 9BIT ECL 32QFN	立即购买
MC100EP142FAR2G	ON	IC REGISTER SHFT 9BIT ECL 32LQFP	立即购买
MC100EP142FAG	ON		立即购买

技术资料

标题	类型	大小（KB）	下载
AC Characteristics of ECL Devices	PDF	896	点击下载
ECL Clock Distribution Techniques	PDF	54	点击下载
Interfacing Between LVDS and ECL	PDF	121	点击下载
Designing with PECL (ECL at +5.0 V)	PDF	102	点击下载
The ECL Translator Guide	PDF	142	点击下载
Odd Number Divide By Counters with 50% Outputs and Synchronous Clocks	PDF	90	点击下载
ECLinPS, ECLinPS Lite, ECLinPS Plus and GigaComm Marking and Ordering Information Guide	PDF	71	点击下载
Storage and Handling of Drypack Surface Mount Device	PDF	49	点击下载

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