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MC100EP14

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5 Differential, ECL / HSTL, 3.3 V / 5.0 V

制造商:ON

中文数据手册

产品信息

The MC100EP14 is a low skew 1-to-5differential driver, designed with clock distribution in mind, accepting two clock sources into an inputmultiplexer. The ECL/PECL input signals can be either differential or single-ended (if the V
output is used). HSTL inputs can be used when the LVEP14 is operating under PECL conditions.
The EP14 specifically guarantees low output-to-output skew. Optimal design, layout, and processing minimize skew within a device and from device to device.
To ensure that the tight skew specification is realized, both sides of any differential output need to be terminated even if only one output is being used. If an output pair is unused, both outputs may be left open (unterminated) without affecting skew.
The common enable (ENbar) is synchronous, outputs are enabled/disabled in the LOW state. This avoids a runt clock pulse when the device is enabled/disabled as can happen with an asynchronous control. The internal flip flop is locked on the falling edge of the input clock, therefore all associated specification limits are referenced to the negative edge of the clock input.
The VBB pin, an internally generated voltage supply, is available to this device only. For single-ended input conditions, the unused differential input is connected to VBB as a switching reference voltage. VBB may also rebias AC coupled inputs. When used, decouple VBB and VCC via a 0.01 uF capacitor and limit current sourcing or sinking to 0.5 mA. When not used, VBB should be left open.
  • 400 ps Typical Propagation Delay
  • 100 ps Device-to-Device Skew
  • 25 ps Within Device Skew
  • Maximum Frequency > 2 GHz Typical
  • The 100 Series Contains Temperature Compensation
  • PECL and HSTL Mode: V
  • = 3.0 V to 5.5 V with V
  • = 0 V
  • NECL Mode: V
  • = 0 V with V
  • = -3.0 V to -5.5 V
  • Open Input Default State

电路图、引脚图和封装图

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型号制造商描述购买
MC100EP14DTR2GONMC100EP14 是一款低歪曲率 1:5 差分驱动器,在设计时考虑到时钟分配,将两个时钟源集中到一个输入 多路复用器中。ECL/PECL 输入信号可以是差分或单端的(若使用 VBB 输出)。当 LVEP14 在 PECL 条件下运行时,可使用 HSTL 输入。EP14 专门保证低输出到输出歪曲率。最优的设计、布局和处理可最大程度地降低器件内部以及器件之间的歪曲率。为了确保达到严格的歪曲率规范,即使只使用一个输出,差分输出的两端也都需要端接。如果未使用输出对,则两个输出都可以保持开路(无端接),而不影响歪曲率。公共启用 (ENbar) 是同步的,输出在低电平状态下启用/禁用。这样可避免在启用/禁用设备时出现欠幅时钟脉冲,这种情况可能发生在异步控制中。内部触发器在输入时钟的下降沿被锁定,因此所有相关规格限制都参考时钟输入的负沿。仅为此器件提供 VBB 引脚,即内部产生的供应电压。对于单端输入情况,将未使用的差分输入连接至 VBB,作为开关参考电压。VBB 还可重新偏置交流耦合输入。使用时,通过 0.01 uF 电容器对 VBB 和 VCC 进行去耦合,并将源电流或汲电流限制为 0.5 mA。不使用时,VBB 应保持开路。 立即购买
MC100EP14DTGONMC100EP14 是一款低歪曲率 1:5 差分驱动器,在设计时考虑到时钟分配,将两个时钟源集中到一个输入 多路复用器中。ECL/PECL 输入信号可以是差分或单端的(若使用 VBB 输出)。当 LVEP14 在 PECL 条件下运行时,可使用 HSTL 输入。EP14 专门保证低输出到输出歪曲率。最优的设计、布局和处理可最大程度地降低器件内部以及器件之间的歪曲率。为了确保达到严格的歪曲率规范,即使只使用一个输出,差分输出的两端也都需要端接。如果未使用输出对,则两个输出都可以保持开路(无端接),而不影响歪曲率。公共启用 (ENbar) 是同步的,输出在低电平状态下启用/禁用。这样可避免在启用/禁用设备时出现欠幅时钟脉冲,这种情况可能发生在异步控制中。内部触发器在输入时钟的下降沿被锁定,因此所有相关规格限制都参考时钟输入的负沿。仅为此器件提供 VBB 引脚,即内部产生的供应电压。对于单端输入情况,将未使用的差分输入连接至 VBB,作为开关参考电压。VBB 还可重新偏置交流耦合输入。使用时,通过 0.01 uF 电容器对 VBB 和 VCC 进行去耦合,并将源电流或汲电流限制为 0.5 mA。不使用时,VBB 应保持开路。 立即购买

技术资料

标题类型大小(KB)下载
AC Characteristics of ECL DevicesPDF896 点击下载
ECL Clock Distribution TechniquesPDF54 点击下载
Interfacing Between LVDS and ECLPDF121 点击下载
Designing with PECL (ECL at +5.0 V)PDF102 点击下载
The ECL Translator GuidePDF142 点击下载
Odd Number Divide By Counters with 50% Outputs and Synchronous ClocksPDF90 点击下载
ECLinPS, ECLinPS Lite, ECLinPS Plus and GigaComm Marking and Ordering Information GuidePDF71 点击下载
Storage and Handling of Drypack Surface Mount DevicePDF49 点击下载

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MC100LVEP111MC74ACT138MIC23030MC10EL89
MCP4821MCP79412MC10EP139MC10EL01
MJL4281AMOC3072MMC10EP451MIS2DH
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