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AD9528 时钟发生器
Analog Devices 的低抖动时钟支持高速转换器（AD9528 Clock Generator）中的 JESD204B
发布时间：2018-06-14
Analog Devices 的 AD9528 是具有集成 JESD204B SYSREF 发生器的用于多设备同步的双级 PLL。 第一级锁相环 (PLL) (PLL1) 通过降低系统时钟上的抖动来提供输入基准调节。 第二级 PLL (PLL2) 提供高频率时钟，能够从时钟输出驱动器实现低集成抖动以及低宽带噪声。 外部 VCXO 提供 PLL2 所需的低噪声基准，以实现达到可接受性能所必要的严格相位噪声与抖动要求。 片载 VCO 可从 3.450 GHz 调至 4.025 GHz。 集成 SYSREF 发生器输出与 PLL1 和 PLL2 输出同步的单触发、N 触发或连续信号，以实现多个器件的时间对准。
AD9528 生成两路输出（输出 1 和输出 2），最大频率为 1.25 GHz，并生成 12 路高达 1 GHz 的输出。 每路输出可配置为直接从 PLL1、PLL2 或内部 SYSREF 发生器输出。 14 个输出通道的每一个均包含带有粗数字相位调节和模拟细相位延迟块的分频器，可实现所有 14 路输出的完全时间对准灵活性。 AD9528 还可以作为一款双输入灵活缓冲器用于分配 14 个器件时钟和/或 SYSREF 信号。 启动时，AD9528 直接发送 VCXO 信号至输出 12 和输出 13，可起上电就绪时钟作用。
AD9528 时钟发生器特性
14 路可配置用于 HSTL 或 LVDS 的输出
最大输出频率
2 路高达 1.25 GHz 的输出
12 路高达 1 GHz 的输出
取决于压控晶体振荡器 (VCXO) 频率精度（启动频率精度：< ± 100 ppm）
每路输出专属 8 位分频器
粗延迟：1/2 射频 VCO 分压器输出频率周期内 63 步，无抖动影响
细延迟：15 步 31 ps 分辨率
典型输出至输出偏移：20 ps
用于奇数分压器设置的占空比校正
输出 12 和输出 13，上电时 VCXO 输出
绝对输出抖动：122.88 MHz 时 < 160 fs，12 kHz 至 20 mHz 整体范围
AD9528 时钟发生器应用
高性能无线收发器
LTE 和多载波 GSM 基站
无线和宽带基础设施
医疗器械
提供高速时钟 ADC、DAC、DDS、DDC、DUC、MxFE，支持 JESD204B
低抖动、低相位噪声时钟分配
ATE 和高性能仪器
| 图片 | 数据手册 | 产品型号 | 产品分类 | 产品描述 | 价格 | 操作 |
|---|---|---|---|---|---|---|
 | | AD9528BCPZ | 时钟发生器/PLL频率合成器-时钟管理 | IC CLOCK GEN 1.25GHZ VCO 72LFCSP | ￥194.36090 | 在线订购 |
 | | AD9528BCPZ-REEL7 | 时钟发生器/PLL频率合成器-时钟管理 | IC CLOCK GEN 1.25GHZ VCO 72LFCSP | ￥33.58433 | 在线订购 |
| 文档名称 | 类型 | 大小 | 更新日期 | 查看次数 | 下载 |
|---|---|---|---|---|---|
| AD9528datasheet | | - |  |
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