REF3325-DIE

制造商：TI

产品信息

在线购买

技术资料

应用案例更多案例

• AMD三代EPYC霄龙处理器内部将集成最多15个Die 比现在多出6个

  AMD不久前刚刚发布了代号Rome（罗马）第二代EPYC霄龙处理器，拥有7nm工艺和Zen 2架构，而且采用了chiplet小芯片设计，集成最多八个CPU Die和一个IO Die设计非常独特。

  2019-09-06
• Multi-Die系统设计里程碑：UCIe PHY IP在台积公司N3E工艺上成功流片

  Express （UCIe） PHY IP流片。UCIe IP是Multi-Die系统的一个关键组成部分，它使开发者能够在封装中实现安全和鲁棒的Die-to-Die连接，并提供高带宽、低功耗和低延迟

  2023-05-25
• 说说wafer、die、cell这几个专业名词

  晶圆的主要加工方式为片加工和批加工，即同时加工1 片或多片晶圆。随着半导体特征尺寸越来越小，加工及测量设备越来越先进，使得晶圆加工出现了新的数据特点。

  2021-03-12
• Multi-Die系统验证很难吗？Multi-Die系统验证的三大挑战

  在当今时代，摩尔定律带来的收益正在不断放缓，而Multi-Die系统提供了一种途径，通过在单个封装中集成多个异构裸片（小芯片），能够为计算密集型应用降低功耗并提高性能。

  2023-12-13
• 罗姆与芯驰科技面向智能座舱联合开发出参考设计“REF66004”

  全球知名半导体制造商罗姆（总部位于日本京都市）与领先的车规芯片企业芯驰科技面向智能座舱联合开发出参考设计“REF66004”。

  2024-04-03
• 如何轻松搞定高性能Multi-Die系统？

  2D芯片设计中通常为二阶或三阶的效应，在Multi-Die系统中升级为主要效应。

  2023-12-20
• 芯砺智能Chiplet Die-to-Die互连IP芯片成功回片

  芯砺智能近日宣布，其全自研的Chiplet Die-to-Die互连IP（CL-Link）芯片一次性流片成功并顺利点亮。这一重大突破标志着芯砺智能在异构集成芯片领域取得了领先地位，为人工智能时代的算力基础设施建设提供了更加多元灵活的互连解决方案。

  2024-01-19
• 使用UCIe IP确保多Die系统可靠性

  多Die（晶粒）系统由多个专用功能晶粒（或小芯片）组成，这些晶粒组装在同一封装中，以创建完整的系统。多晶粒系统最近已经成为克服摩尔定律放缓的解决方案，生产保证较高良率，提供一种扩展封装后芯片功能的方法。

  2023-11-17

系列产品索引查看所有产品