MC14044B

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Quad R-S Latches

制造商：ON

中文数据手册

产品信息

The MC14043B and MC14044B quad R-S latches are constructed with MOS P-channel and N-channel enhancement mode devices in a single monolithic structure. Each latch has an independent Q output and set and reset inputs. The Q outputs are gated through three-state buffers having a common enable input. The outputs are enabled with a logical "1" or high on the enable input; a logical "0" or low disconnects the latch from the Q outputs, resulting in an open circuit at the Q outputs.

Double Diode Input Protection
Three-State Outputs with Common Enable
Outputs Capable of Driving Two Low-power TTL Loads or One Low-Power Schottky TTL Load Over the Rated Temperature Range
Supply Voltage Range = 3.0 Vdc to 18 Vdc
Pb-Free Packages are Available*

电路图、引脚图和封装图

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型号	制造商	描述	购买
NLV14044BDG	ON	MC14043B 和 MC14044B 四路 R-S 锁存采用一个单片结构，使用 MOS P 沟道和 N 沟道增强型器件进行构造。每个锁存都有一个独立的 Q 输出以及设置输入和重置输入。Q 输出通过具有公用启用输入的三态缓冲器进行门极控制。这些输出使用逻辑“1”或启用输入的高电平启用；逻辑“0”或低电平会将锁存从 Q 输出断开，从而在 Q 输出处产生开路。	立即购买
NLV14044BDR2G	ON		立即购买
MC14044BDR2G	ON		立即购买
MC14044BDG	ON	MC14043B 和 MC14044B 四路 R-S 锁存采用一个单片结构，使用 MOS P 沟道和 N 沟道增强型器件进行构造。每个锁存都有一个独立的 Q 输出以及设置输入和重置输入。Q 输出通过具有公用启用输入的三态缓冲器进行门极控制。这些输出使用逻辑“1”或启用输入的高电平启用；逻辑“0”或低电平会将锁存从 Q 输出断开，从而在 Q 输出处产生开路。	立即购买

技术资料

标题	类型	大小（KB）	下载
CMOS MSI	PDF	112	点击下载
IBIS Model for MC14044BD	UNKNOW	5	点击下载
IBIS Model for MC14044BCP	UNKNOW	5	点击下载
SOIC 16 LEAD	PDF	37	点击下载
MC14043B_PKG.GIF	UNKNOW	17	点击下载

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