MC100EP196

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3.3 V ECL Programmable Delay Chip

制造商：ON

中文数据手册

产品信息

The MC100EP196 is a programmable delay chip (PDC) designed primarily for clock deskewing and timing adjustment. It provides programmably variable delay of a differential ECL input signal. It has similar architecture to the EP195 with the added feature of further tuneability in delay using the FTUNE pin. The FTUNE input takes an analog voltage from V
to V
to fine tune the output delay from 0 to 60 ps.

Maximum Frequency > 1.2 GHz Typical
PECL Mode Operating Range: V
= 3.0 V to 3.6 V with V
= 0 V
NECL Mode Operating Range: V
= 0 V with V
= -3.0 V to -3.6 V
Open Input Default State
Safety Clamp on Inputs
A Logic High on the ENbar Pin Will Force Q to Logic Low
D[0:10] Can Accept Either ECL, LVCMOS, or LVTTL Inputs
V
Output Reference Voltage
Pb-Free Packages are Available

电路图、引脚图和封装图

MC100EP196电路图

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型号	制造商	描述	购买
MC100EP196FAR2G	ON	IC DELAY LN 1024TAP PROG 32LQFP	立即购买
MC100EP196FAG	ON	Delay Line IC Programmable 1024 Tap 2.36ns ~ 12.258ns 32-LQFP	立即购买

技术资料

标题	类型	大小（KB）	下载
AC Characteristics of ECL Devices	PDF	896	点击下载
ECL Clock Distribution Techniques	PDF	54	点击下载
Interfacing Between LVDS and ECL	PDF	121	点击下载
Designing with PECL (ECL at +5.0 V)	PDF	102	点击下载
The ECL Translator Guide	PDF	142	点击下载
Odd Number Divide By Counters with 50% Outputs and Synchronous Clocks	PDF	90	点击下载
ECLinPS, ECLinPS Lite, ECLinPS Plus and GigaComm Marking and Ordering Information Guide	PDF	71	点击下载
Storage and Handling of Drypack Surface Mount Device	PDF	49	点击下载

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