MC100EP195B

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3.3 V ECL Programmable Delay Chip

制造商：ON

中文数据手册

产品信息

The MC100EP195B is a Programmable Delay Chip (PDC) designed primarily for clock deskewing and timing adjustment. It provides variable delay of a differential NECL/PECL input transition. Thedelay section consists of a programmable matrix of gates and multiplexers as shown in the logic diagram, Figure 2. The delay increment of the EP195B has a digitally selectable resolution of about 10 ps and a net range of up to 10.2 ns. The required delay is selected by the 10 data select inputs D(9:0) values and controlled by the LEN (pin 10). A LOW level on LEN allows a transparent LOAD mode of real time delay values by D(9:0). A LOW to HIGH transition on LEN will LOCK and HOLD currentvalues present against any subsequent changes in D(10:0). The approximate delay values for varying tap numbers correlating to D0 (LSB) through D9 (MSB) are shown in Table 6 and Figure 3.

Maximum Input Clock Frequency >1.2 GHz Typical
Programmable Range: 0 ns to 10 ns
Delay Range: 2.2 ns to 12.2 ns
10 ps Increments
PECL Mode Operating Range:VCC = 3.0 V to 3.6 V with VEE = 0 V
NECL Mode Operating Range:VCC = 0 V with VEE = 3.0 V to 3.6 V
IN/INb Inputs Accept LVPECL, LVNECL, LVDS Levels
A Logic High on the EN Pin Will Force Q to Logic Low
D10:0 Can Select Either LVPECL, LVCMOS, or LVTTL Input Levels
VBB Output Reference Voltage

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型号	制造商	描述	购买
MC100EP195BFAR2G	ON	IC DELAY LN 1024TAP PROG 32LQFP	立即购买
MC100EP195BMNR4G	ON	IC DELAY LINE 1024TAP PROG 32QFN	立即购买
MC100EP195BMNG	ON	MC100EP195B 是一款可编程延迟芯片 (PDC)，主要用于时钟去歪曲和计时调整。它提供了差分 NECL/PECL 输入转换的可变延迟。延迟部分由一个可编程的门极和多工器矩阵组成，如图 2 逻辑图所示。 EP195B 延迟增量的可数字选择分辨率约为 10 ps，净范围最高 10.2 ns。所需延迟由 10 个数据选择输入 D(9:0) 值选择，由 LEN（引脚 10）控制。LEN 上的低电平可实现 D(9:0) 确定的实时延迟值的透明加载模式。LEN 上的低电平-高电平转换将针对 D(10:0) 中的任何后续变化锁定并保持现有电流值。表 6 和图 3 中显示了与 D0 (LSB) 至 D9 (MSB) 相关联的各种抽头数的恰当延迟值。	立即购买
MC100EP195BFAG	ON	IC DELAY LN 1024TAP PROG 32LQFP	立即购买

技术资料

标题	类型	大小（KB）	下载
AC Characteristics of ECL Devices	PDF	896	点击下载
ECL Clock Distribution Techniques	PDF	54	点击下载
Interfacing Between LVDS and ECL	PDF	121	点击下载
Designing with PECL (ECL at +5.0 V)	PDF	102	点击下载
The ECL Translator Guide	PDF	142	点击下载
Odd Number Divide By Counters with 50% Outputs and Synchronous Clocks	PDF	90	点击下载
ECLinPS, ECLinPS Lite, ECLinPS Plus and GigaComm Marking and Ordering Information Guide	PDF	71	点击下载
Storage and Handling of Drypack Surface Mount Device	PDF	49	点击下载

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