MC100EP131

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Quad D Flip-Flop with Set, Reset, and Differential Clock

制造商：ON

中文数据手册

产品信息

The MC10EP131 is a Quad Master-slaved D flip-flop with common set and separate resets. The device is an expansion of the E131 with differential common clock and individual clock enables. With AC performance faster than the E131 device, the EP131 is ideal for applications requiring the fastest AC performance available.
Each flip-flop may be clocked separately by holding Common Clock (C
) LOW and (C
bar) HIGH, then using the Clock Enable inputs for clocking (C
and C
bar).
Common clocking is achieved by holding the C
inputs LOW and C
bar inputs HIGH while using the differential common clock C
to clock all four flip-flops. When left floating open, any differential input will disable operation due to input pulldown resistors forcing an output default state.
Individual asynchronous resets (R
) and an asynchronous set (SET) are provided.
Data enters the master when both C
and C
are LOW, and transfers to the slave when either C
or C
(or both) go HIGH.
The 100 Series contains temperature compensation.

460ps Typical Propagation Delay
Maximum Frequency > 3 GHz Typical
Differential Individual and Common Clocks
Individual Asynchronous Resets
Asynchronous Set
PECL Mode Operating Range: V
= 3.0 V to 5.5 V with V
= 0 V
NECL Mode Operating Range: V
= 0 V with V
= -3.0 V to -5.5 V
Open Input Default State
Safety Clamp on Inputs
Q Output will default LOW with inputs open or at V
Pb-Free Packages are Available

电路图、引脚图和封装图

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技术资料

标题	类型	大小（KB）	下载
Interfacing with ECLinPS	PDF	72	点击下载
Termination of ECL Logic Devices	PDF	176	点击下载
Thermal Analysis and Reliability of WIRE BONDED ECL	PDF	119	点击下载
Clock Generation and Clock and Data Marking and Ordering Information Guide	PDF	71	点击下载
Phase Lock Loop General Operations	PDF	64	点击下载
IBIS Model for MC100EP131FA VCC at 3.3 V	UNKNOW	6	点击下载
3.3V / 5V ECL Quad D Flip Flop with Set, Reset, and Differential Clock	PDF	164	点击下载
QFN32, 5x5, 0.5P, 3.1x3.1EP	PDF	56	点击下载

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