关于“三次设计”——容差设计（Tolerance Design）

老大可以分享你对容差设计的理解啊

俺也学maychang整个例子.

楼主的同行整出个RB=hFE*(RC+RC//RL), 无任何条件

不指明任何应用条件，那么就应该具有普适性。

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OK，在晶体管多极放大器中，第一级的输出阻抗RL为后级的输入阻抗，设为400欧，第一级的RC为10K，12V供电得到一个很低的集电极电压（1伏多）。
有点经验的人，先不管温度稳定性如何。先把Rc加5%，RB减5%，第一级就饱和挂了。

这就是“无容差设计”。

容差设计，要适应储多工作条件：温度，湿度，电源波动，器件公差等等...


我个人做了有几百个计算表，但是我从来不给我的助手用，为什么呢？他们还弄不清楚参数的容差范围啊，仅仅是个参考。

搬凳接受各位的再教育

那我上传各文档，还有一个不知道啥原因，上传不了
GJB89-97电路容差分析指南.pdf(431.2 KB, 下载次数: 52)2013-4-15 13:12 上传点击文件名下载附件

做芯片的天天跟这个打交道，做分立件的会少些，是由行业特点决定的：用最老的工艺做，加上封装测试等，也得25万往上走，加上周期约3个月，所以合计代价是玩一次要50万往上走，失败个三五次，小公司受不了是要倒闭的，所以每年要支付百万软件费也值，温度工艺变化等各种极端情形充分考虑，做出来的电路足够“乐百氏”，成功率才高。而分立件加急改板也只不过几百块钱，代价小，再者老板也不愿意花几十万买软件。

分立件加急板表面上改一次只要几百块, 实际上运作成本远远不止, 至少要大一两个数量级. 相对而言, 单片机软件开发者的机会就比较多, 整个产品的设计过程中, 可以改几十次, 甚至几百几千次, 反正验证时间就那么几分钟.

由于电路数字化，系统硬件中大量引入可编程的软件，如MCU、DSP以及FPGA等，系统硬件容差设计的重要性大大降低。道理很简单，“容差”通过事后的软件的升级而得到改正。

软件也需要容差设计啊！1

设计有三：

一） 系统功能

二） 器件参数

三） 实现容差

如果此帖能引发各位的思考，其目的也就达到了。

占座，认真听课。