MC10EP446

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3.3 V / 5.0 V ECL 8-Bit Differential Parallel to Serial Converter

制造商：ON

中文数据手册

产品信息

The MC10/100EP446 is an integrated 8-bit parallel to serial data converter. The device is designed with unique circuit topology to operate for NRZ data rates up to 3.2 Gb/s. The conversion sequence from parallel data into a serial data stream is from bit D0 to D7. The parallel input pins D0-D7 are configurable to be threshold controlled by CMOS, ECL, or TTL level signals. The serial data rate output can be selected at internal clock data rate or twice the internal data rate using the CKSEL pin.
Control pins are provided to reset (SYNC) and disable internal clock circuitry (CKEN). In either CKSEL modes, the internal flip-flops are triggered on the rising edge for CLK and the multiplexers are switched on the falling edge of CLK, therefore, all associated specification limits are referenced to the negative edge of the clock input. Additionally, V
pin is provided for single-ended input condition.
The 100 Series devices contain temperature compensation network.

3.2 Gb/s Typical Data Rate Capability
Differential Clock and Serial Inputs
V
Output for Single-ended Input Applications
Asynchronous Data Reset (SYNC)
PECL Mode Operating Range: V
= 3.0 V to 5.5 V with V
= 0 V
NECL Mode Operating Range: V
= 0 V with V
= -3.0 V to -5.5 V
Open Input Default State
Safety Clamp on Inputs
Parallel Interface Can Support PECL, TTL and CMOS
Pb-Free Packages are Available

电路图、引脚图和封装图

MC10EP446电路图

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型号	制造商	描述	购买
MC10EP446FAG	ON	PARALLEL IN SERIAL OUT, 10E SERI	立即购买

技术资料

标题	类型	大小（KB）	下载
AC Characteristics of ECL Devices	PDF	896	点击下载
ECL Clock Distribution Techniques	PDF	54	点击下载
Interfacing Between LVDS and ECL	PDF	121	点击下载
Designing with PECL (ECL at +5.0 V)	PDF	102	点击下载
The ECL Translator Guide	PDF	142	点击下载
Odd Number Divide By Counters with 50% Outputs and Synchronous Clocks	PDF	90	点击下载
Interfacing with ECLinPS	PDF	72	点击下载
Termination of ECL Logic Devices	PDF	176	点击下载

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